Análisis y síntesis de unidades aritméticas orientados al cómputo reconfigurable

Con la necesidad de procesar más información cada día. la ingeniería se ha visto en la necesidad de crear sistemas de información que sean capaces de satisfacer las demandas actuales. Un enfoque tradicional es el uso de microprocesadores, sin embargo, estos tienen una limitante. las operaciones nativas que pueden manejar ya están interconstruidas dentro de ellos. y el hacer cualquier otra operación distinta a una instrucción nativa implica desarrollar uno que utilice las operaciones básicas para Ilevar a cabo dicha tarea. Aquí es donde el cómputo reconfigurable tiene una gran ventaja. a que el hardware ahora no está fijo. si no que puede cambiar para ajustarse a la demanda de tareas que se desee realizar. En esta tesis presenta el análisis y la síntesis de algoritmos aritméticos de punto entero y punto flotante. con una estructura de pipeline para obtener un alto rendimiento y puedan ser utilizados dentro del cómputo reconfigurable. El esquema de pipeline es una técnica para la implementación, en la cual se traslapa la ejecución de mÚltiples instrucciones para obtener un mayor rendimiento. El alcance de esta tesis está limitado a el desarrollo de las unidades funcionales eficientes en VHDL para su implementación utilizando tecnología de objetos de hardware en unidades parcialmente reconfigurables. El conocimiento adquirido al comprender los algoritmos da una idea más clara del funcionamiento interno de un sistema de procesamiento aritmético (ALU/FPU), así mismo, la adaptación de estos algoritmos a un esquema de pipeline permite generar unidades parciales para que realicen partes de la operación, y así poder obtener un mejor rendimiento sobrepasando la relativa lentitud de la lógica reprogramable