Implementación material de un algorítmo de turbo-codificación de canal en arquitecturas parcialmente reconfigurables

Abstract

Los turbo códigos representan una alternativa muy poderosa para el bloque de codificación de canal en las nuevas generaciones de comunicaciones móviles (tercera y cuarta generación); esto es gracias a su desempeño correctivo permite transmitir la información a menor potencia conservando una tasa baja de bits con error en la comunicación. Recientemente, la investigación y el desarrollo de los códigos correctores de error se centran en la búsqueda de algoritmos de decodificación y su implementación en plataformas programables de alta velocidad (FPGA´s y DSP´s) para optimizar la corrección de errores, el consumo de potencia y la velocidad de procesamiento. El objetivo fundamental de la implementación material de este tipo de algoritmos consiste en desarrollar sus componentes de tal suerte, que presenten un desempeño cercano al teórico utilizando arquitecturas sub-óptimás, es decir, bloques en los que se sacrifique de forma moderada la precisión de los cálculos utilizando estructuras sencillas. De esta forma logramos reducir la complejidad del sistema y al mismo tiempo el consumo de potencia. En el presente trabajo se propone la implementación de un sistema de turbo codificación. Se construyeron las arquitecturas para el codificador y el bloque de decodificación Log-MAP y se analizó la implementación de una estructura iterativa de decodificación. El desempeño de cada uno de sus bloques, así como el análisis del impacto de cada una de las variables en el desempeño correctivo del sistema se consideraron en la implementación. A nivel de desarrollo arquitectural, se eligió al algoritmo MAP (Maximum a-posteriori probability) como bloque básico de decodificación, el cual representa la mejor alternativa en desempeño dentro del bloque de turbo decodificación con respecto a otras opciones. La arquitectura del algoritmo MAP propuesto se basa en operadores lógico-aritméticos sencillos como tablas de asignación y módulos de suma y resta. Los operadores más significativos de la implementación son el ACSOU (Add-Compare-Select-Offset-Unit) y el operador MAX*. El funcionamiento de todos los componentes se justificó utilizando vectores de prueba y un desarrollo en paralelo en MatLab. Se diseñaron los bloques necesarios para codificación y el entrelazado, además de proponer una alternativa de diseño para turbo codificadores más complejos. Los bloques correspondientes a la estructura de decodificación iterativa se diseñaron y validaron por separado, para después obtener curvas de desempeño en Matlab. Los resultados arrojaron información valiosa acerca de los elementos críticos en la decodificación y el manejo de la información extrínseca de un bloque de decodificación al otro. De la misma forma, se identificaron las ventajas y desventajas de la arquitectura propuesta y el camino a seguir para obtener mejores resultados en términos de desempeño correctivo. Finalmente, se desarrollaron las bases para el diseño de una plataforma de turbo codificación-decodificación en un esquema de reconfiguración dinámica ligada a la información del estado del canal. Se propone que, dependiendo de las condiciones y características del canal de transmisión utilizado, el sistema sea capaz de adaptar el número de iteraciones de la decodificación para lograr recuperar completamente la información consumiendo menos potencia.